Interview Questions and Answers

Example:

module and_gate(output Y, input A, B); assign Y = A & B; endmodule

Example:

reg [7:0] data; wire [7:0] bus;

Example:

initial $display("Hello, Verilog!");

Example:

parameter WIDTH = 8;

Example:

assign Y = A & B;

Example:

module adder(input [3:0] A, B, output [4:0] Sum); // Module definition... endmodule

Example:

wire [7:0] bus;

Example:

localparam WIDTH = 8;

Example:

reg [7:0] counter;

Example:

module myModule(input A, B, output Y); // Module definition... endmodule

Example:

Blocking: A = B; Non-blocking: A <= B;

Example:

always @(posedge clk) begin ... end

Example:

case(opcode) 4'b0000: result = A + B; 4'b0001: result = A - B; default: result = 8'b0; endcase

Example:

a = b; c = a; // 'a' is assigned the value of 'b' before 'c' is assigned the value of 'a'

Example:

if (a == b) // bit-wise equality if (a === b) // value equality

Example:

always @(posedge clk) // Executes on the rising edge of 'clk'

Example:

Blocking: A = B; // Immediate action Non-blocking: A <= B; // Sequential hardware behavior

Example:

always_comb begin // Combinational logic... end

Example:

task myTask; // Task definition... endtask function int add(int a, int b); // Function definition... endfunction

Example:

module myModule #(parameter WIDTH=8) (input [WIDTH-1:0] data); // Module definition... endmodule

Example:

disable myTask; // Deactivates the task named 'myTask'

Example:

repeat (5) // Repeats the following statement 5 times $display("Hello");

Example:

force data = 8'b10101010; // Forces 'data' to 8'b10101010 release data; // Releases the forced value of 'data'

Example:

#5; // Delays the simulation by 5 time units

Example:

task myTask; // Task definition... endtask initial myTask; // Executes the task at the beginning of simulation

Example:

initial begin fork begin // Block 1 $display("Block 1"); end join fork begin // Block 2 $display("Block 2"); end join end

Example:

generate if (USE_FEATURE) begin // Code to be included if USE_FEATURE is true end endgenerate

Example:

rand int randomNumber; // Generates a random integer randc int weightedRandomNumber; // Generates a random integer with specific distribution

Example:

event evt; // Declares an event wait(evt); // Waits for the event 'evt'

Example:

deassign bus; // Removes the assignment of 'bus'